国产紫光同创FPGA视频采集转SDI编码输出，基于HSSTHP高速接口，提供2套工程源码和技术支持

国产紫光同创FPGA视频采集转SDI编码输出，基于HSSTHP高速接口，提供2套工程源码和技术支持

1、前言

国产FPGA现状：

“苟利国家生死以，岂因祸福避趋之！”大洋彼岸的我优秀地下档员，敏锐地洞察到祖国的短板在于先进制程半导体的制造领域，于是本着为中华民族伟大复兴的中国梦贡献绵薄之力的初心，懂先生站在高略高度和长远角度谋划，宁愿背当代一世之骂名也要为祖国千秋万世谋，2018年7月，懂先生正式打响毛衣战，随后又使出恰勃纸战术，旨在为祖国先进制程半导体领域做出自主可控的战略推动；2019年初我刚出道时，还是Xilinx遥遥领先的时代(现在貌似也是)，那时的国产FPGA还处于黑铁段位；然而才短短7年，如今的国产FPGA属于百家争鸣、百花齐放、八仙过海、神仙打架、方兴未艾、得陇望蜀、友商都是XX的喜极而泣之局面，此情此景，不得不吟唱老人家的诗句：魏武挥鞭，东临碣石有遗篇，萧瑟秋风今又是，换了人间。。。
目前对于国产FPGA优势有以下几点：
1：性价比高，与同级别国外大厂芯片相比，价格相差几倍甚至十几倍；
2：自主可控，国产FPGA拥有完整自主知识产权的产业链，从芯片到相关EDA工具；
3：响应迅速，FAE技术支持比较到位，及时解决开发过程中遇到的问题，毕竟中文数据手册；
4：采购方便，产业链自主可控，采购便捷；

FPGA实现SDI视频编解码现状：

目前FPGA实现SDI视频编解码有两种方案：一是使用专用编解码芯片，比如典型的接收器GS2971，发送器GS2972，优点是简单，比如GS2971接收器直接将SDI解码为并行的YCrCb422，GS2972发送器直接将并行的YCrCb422编码为SDI视频，缺点是成本较高，可以百度一下GS2971和GS2972的价格；另一种方案是使用FPGA逻辑资源部实现SDI编解码，比如Xilinx系列FPGA的GTP/GTX资源实现解串，利用Xilinx系列FPGA的SMPTE SDI资源实现SDI编解码，或者紫光同创系列FPGA的HSSTHP高速接口资源实现解串；优点是合理利用了FPGA资源，高速接口资源不用白不用，缺点是操作难度大一些，对FPGA开发者的技术水平要求较高。有意思的是，这两种方案在本博这里都有对应的解决方案，包括硬件的FPGA开发板、工程源码等等。本设计采用紫光同创Titan2系列FPGA的HSSTHP高速接口资源实现SDI视频解串和解码；

工程概述

本设计基于紫光同创的Titan2系列FPGA开发板实现视频采集转SDI编码输出；视频输入源有多种，一种是板载的HDMI输入接口，另一种是传统摄像头，包括OV7725、OV5640和AR0135；如果你的FPGA开发板没有视频输入接口，或者你的手里没有摄像头时，可以使用FPGA逻辑实现的动态彩条模拟输入视频，代码里通过parametr参数选择视频源，默认不使用动态彩条；FPGA首先对摄像头进行i2c初始化配置，然后采集摄像头视频；然后视频送入图像缓存架构实现视频3帧缓存功能，本设计使用DDR4作为缓存介质；然后Native视频时序控制图像缓存架构从DDR4中读取视频，并做Native视频时序同步，输出RGB888视频；然后经过RGB转BT1120模块实现视频格式转换，然后视频进入紫光同创Titan2系列FPGA特有的12G–SDI IP核，进行SDI视频编码操作并输出SDI视频，再经过紫光同创Titan2系列FPGA内部的HSSTHP高速资源，实现并行数据到高速串行的转换，本博称之为串化，差分高速信号再进入板载的Gv8500芯片实现差分转单端和驱动增强的功能，SDI视频通过FPGA开发板的BNC座子输出，通过同轴线连接到SDI转HDMI盒子连接到HDMI显示器即可；本博客提供2套工程源码，具体如下：

现对上述2套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为PG2T390H-6FFBG900；输入视频为OV5640摄像头或者动态彩条，默认使用OV5640；FPGA首先使用纯Verilog实现的i2c总线对摄像头进行初始化配置，分辨率配置为1280x720@30Hz；然后采集输入视频，将输入的两个时钟传输一个RGB565像素的视频采集为一个时钟传输一个RGB888像素的视频；然后视频送入图像缓存架构实现视频3帧缓存功能，本设计使用DDR4作为缓存介质；然后Native视频时序控制图像缓存架构从DDR4中读取视频，并做Native视频时序同步，输出RGB888视频；然后视频进入紫光同创Titan2系列FPGA特有的12G–SDI IP核，进行SDI视频编码操作并输出SDI视频，再经过紫光同创Titan2系列FPGA内部的HSSTHP高速资源，实现并行数据到高速串行的转换，本博称之为串化，差分高速信号再进入板载的Gv8500芯片实现差分转单端和驱动增强的功能，输出分辨率为1280x720@60Hz，这是HD-SDI视频标准；最后使用SDI转HDMI盒子连接到HDMI显示器显示；该工程适用于紫光同创Titan2系列FPGA实现OV5640转SDI场景；

工程源码2

开发板FPGA型号为PG2T390H-6FFBG900；输入视频为HDMI视频，用笔记本电脑模拟，笔记本电脑通过HDMI线连接FPGA开发板的HDMI输入接口，板载的IT6802芯片实现HDMI视频解码，FPGA使用纯Verilog实现的i2c总线对IT6802进行初始化配置，分辨率配置为1920x1080@60Hz，输出RGB888视频给FPGA；然后视频送入图像缓存架构实现视频3帧缓存功能，本设计使用DDR4作为缓存介质；然后Native视频时序控制图像缓存架构从DDR4中读取视频，并做Native视频时序同步，输出RGB888视频；然后视频进入紫光同创Titan2系列FPGA特有的12G–SDI IP核，进行SDI视频编码操作并输出SDI视频，再经过紫光同创Titan2系列FPGA内部的HSSTHP高速资源，实现并行数据到高速串行的转换，本博称之为串化，差分高速信号再进入板载的Gv8500芯片实现差分转单端和驱动增强的功能，输出分辨率为1920x1080@60Hz，这是3G-SDI视频标准；最后使用SDI转HDMI盒子连接到HDMI显示器显示；该工程适用于紫光同创Titan2系列FPGA实现HDMI转SDI场景；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目

其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
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紫光同创FPGA相关方案推荐

鉴于国产FPGA的优异表现和市场需求，我专门开设了一个人紫光同创FPGA专栏，里面收录了基于紫光同创FPGA的图像处理、UDP网络通信、GT高速接口、PCIE等博客，感兴趣的可以去看看，博客地址：点击直接前往

本博已有的 SDI 编解码方案

我的博客主页开设有SDI视频专栏，里面全是FPGA编解码SDI的工程源码及博客介绍；既有基于GS2971/GS2972的SDI编解码，也有基于GTP/GTX资源的SDI编解码；既有HD-SDI、3G-SDI，也有6G-SDI、12G-SDI等；专栏地址链接如下：
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本方案在Xilinx–Artix7系列FPGA上的应用

本方案在Xilinx–Artix7系列FPGA上的也有应用，之前专门写过一篇博客，博客地址链接如下：
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本方案在Xilinx–Kintex系列FPGA上的应用

本方案在Xilinx–Kintex系列FPGA上的也有应用，之前专门写过一篇博客，博客地址链接如下：
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本方案在Xilinx–Zynq系列FPGA上的应用

本方案在Xilinx–Zynq系列FPGA上的也有应用，之前专门写过一篇博客，博客地址链接如下：
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本方案在Xilinx–UltraScale系列FPGA上的应用

本方案在Xilinx–UltraScale系列FPGA上的也有应用，之前专门写过一篇博客，博客地址链接如下：
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3、详细设计方案

设计原理框图

设计原理框图如下：

输入Sensor之–>OV5640摄像头

输入Sensor是本工程的输入设备，其一为OV5640摄像头，此外本博主在工程中还设计了动态彩条模块，彩条由FPGA内部逻辑产生，且是动态移动的，完全可模拟Sensor，输入源选择Sensor还是彩条，通过Sensor模块的顶层参数配置，默认选择Sensor输入；Sensor模块如下：

SENSOR_TYPE=0；则输出OV5640摄像头采集的视频；
SENSOR_TYPE=1；则输出动态彩条的视频；

OV5640摄像头需要i2c初始化配置，本设计配置为1280x720@30Hz分辨率，本设计提供纯verilog代码实现的i2c模块实现配置功能；此外，OV5640摄像头还需要图像采集模块实现两个时钟输出一个RGB565的视频转换为一个时钟输出一个RGB888视频，本设计提供纯verilog代码实现的图像采集模块实现配置功能；动态彩条则由FPGA内部逻辑实现，由纯verilog代码编写；将OV5640摄像头配置采集和动态彩条进行代码封装，形成helai_OVsensor.v的顶层模块，整个模块代码架构如下：

输入Sensor之–>芯片解码的HDMI

输入Sensor是本工程的输入设备，其二为板载的HDMI输入接口；输入源为板载的HDMI输入接口或动态彩条，分辨率为1920x1080@60Hz，使用笔记本电脑接入HDMI输入接口，以模拟输入Sensor；HDMI解码方案为芯片解码，使用IT6802，可将输入的HDMI视频解码为RGB888视频；FPGA纯verilog实现的i2c配置模块完成对IT6802芯片的配置，分辨率配置为1920x1080@60Hz；可以通过Sensor模块的顶层参数配置，默认选择Sensor输入；Sensor模块如下：

SENSOR_TYPE=0；则输出HDMI接口采集的视频；
SENSOR_TYPE=1；则输出动态彩条的视频；
整个模块代码架构如下：

图像缓存架构

此模块为点对点视频接收端工程所独有；图像缓存架构实现的功能是将输入视频缓存到板载DDR4中再读出送后续模块，目的是实现视频同步输出，实现输入视频到输出视频的跨时钟域问题，更好的呈现显示效果；由于调用了紫光官方的HMIC_S IP核作为DDR4控制器，所以图像缓存架构就是实现用户数据到HMIC_S的桥接作用；架构如下：

图像缓存架构由视频缓存帧更新模块+写视频控制逻辑+读视频控制逻辑+AXI4-FULL-Master总线模块组成；AXI4-FULL-Master总线模块实际上就是一个AXI4-FULL总线主设备，与HMIC_S IP核对接，HMIC_S IP核配置为AXI4-FULL接口；写视频控制逻辑、读视频控制逻辑实际上就是一个视频读写状态机，以写视频为例，假设一帧图像的大小为M×N，其中M代表图像宽度，N代表图像高度；写视频控制逻辑每次写入一次突发传输的视频数据，记作Y，即每次向DDR4中写入Y个像素，写M×N÷Y次即可完成1帧图像的缓存，读视频与之一样；同时调用两个FIFO实现输入输出视频的跨时钟域处理，使得用户可以忽略AXI4内部代码，以简单地像使用FIFO那样操作AXI4总线，从而达到读写DDR的目的，进而实现视频缓存；本设计图像缓存方式为4帧缓存；图像缓存模块代码架构如下：

DDR4控制器IP安装包以附带资料包中，如下：

视频读取控制

图像缓存架构使用VGA时序模块完成视频读取控制，VGA时序模块负责产生VGA时序，他有两个作用，一是控制图像缓存架构从DDR4中读出缓存的视频，二是将同步后的VGA视频送入下一级模块，在HDMI输出方式下VGA时序模块的像素时钟由用户提供；在SDI输出方式下VGA时序模块的像素时钟由紫光同创Titan2系列FPGA特有的12G-SDI IP核的发送用户时钟提供，在不同的SDI模式下像素时钟不同，比如在3G-SDI模式下像素时钟为148.5M，在HD-SDI的720P@60Hz模式下像素时钟为74.25M；SDI输出方式下的VGA时序模块代码架构如下：

RGB转BT1120

在SDI输出方式下需要使用该模块；RGB转BT1200模块的作用是将用户侧的RGB视频转换为BT1200视频输出给SMPTE SD/HD/3G SDI IP核；RGB转BT1120模块由RGB888转YUV444模块、YUV444转YUV422模块、SDI视频编码模块、数据嵌入模块组成，该方案参考了Xilinx官方的设计；BT1120转RGB模块代码架构如下：

紫光HSSTHP 高速接口

本设计使用紫光同创Titan2系列FPGA特有的HSSTHP高速信号处理资源实现SDI差分视频信号的解串与串化，对于SDI视频接收而言，HSSTHP起到解串的作用，即将输入的高速串行的差分信号解为并行的数字信号；对于SDI视频发送而言，HSSTHP起到串化的作用，即将输入的并行的数字信号串化为高速串行的差分信号；
！！！注意
！！！注意
HSSTHP 高速接口的解串与串化功能集成在了紫光同创官方提供的12G-SDI IP核内部，所以这部分没有独立的代码例化；

紫光12G-SDI IP核

本设计使用紫光同创Titan2系列FPGA特有的12G-SDI IP核实现2G SDI视频编解码，该IP由紫光同创官方提供，集成度很高，具体性能如下：详情可参考《UG052007_Titan2_12GSDI_IP》；
SDI 接收端性能表现如下：
1、支持自动检测接收数据的 SDI 速率模式；
2、支持 SD-SDI、HD-SDI、3G-SDI、6G-SDI 和 12G-SDI 接收模式动态切换；
3、自动检测视频传输格式；
4、检测和捕捉 SMPTE 352 (Payload ID)包；
5、HD-SDI、3G-SDI、6G-SDI 和 12G-SDI 模式下，检查 CRC 错误；
6、SD-SDI 模式下，可选检查 EDH (SMPTE 165)包错误；
7、能够容忍最大±200ppm 频偏。
SDI 发送端性能表现如下：
1、支持 SD-SDI、HD-SDI、3G-SDI、6G-SDI 和 12G-SDI 发送模式动态切换；
2、HD-SDI、3G-SDI、6G-SDI 和 12G-SDI 模式下，支持 1 倍速率或者 1/1.001 倍速率 ，但不支持相互动态切换；
3、支持生成和插入 SMPTE 352 (Payload ID)包；
4、HD-SDI、3G-SDI、6G-SDI 和 12G-SDI 模式下，支持生成和插入 CRC 和 Line Numbers (LN)；
5、SD-SDI 模式下，可选生成和插入 EDH (SMPTE 165)包。

12G-SDI IP安装包以附带资料包中，如下：

12G-SDI IP核使用配置十分简单，PDS的UI界面如下：

基于紫光同创FPGA 12G-SDI IP核的SDI视频编解码代码架构如下：

Gv8500 驱动器

Gv8500芯片实现差分转单端和增强驱动的功能，这里选用Gv8500是因为借鉴了了Xilinx官方的方案，当然也可以用其他型号器件。Gv8500驱动器原理图如下：

SDI转HDMI盒子

在SDI输出方式下需要使用到SDI转HDMI盒子，因为我手里的显示器没有SDI接口，只有HDMI接口，为了显示SDI视频，只能这么做，当然，如果你的显示器有SDI接口，则可直接连接显示，我的SDI转HDMI盒子在某宝购买，不到100块；

工程源码架构

以工程源码1为例，工程源码架构如下，其他工程与之类似：

4、PDS工程源码1详解–>OV5640输入转HD-SDI输出

开发板FPGA型号：紫光同创–PG2T390H-6FFBG900；；
开发环境：Pango Design Suite 2021.1
输入：OV5640摄像头或FPGA内部动态彩条，分辨率1280x720@30Hz；
输出：HD-SDI，分辨率1280x720@60Hz；
图像缓存方案：纯Verilog图像缓存，4帧缓存，DDR4颗粒；
SDI视频解串方案：紫光-HSSTHP高速接口解串；
SDI视频解码方案：紫光-12G-SDI解码；
工程说明：全国产FPGA实现OV5640转HD-SDI输出方案；
工程作用：此工程目的是让读者掌握紫光同创FPGA视频采集转SDI编码输出的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

5、PDS工程源码2详解–>HDMI输入转3G-SDI输出

开发板FPGA型号：紫光同创–PG2T390H-6FFBG900；；
开发环境：Pango Design Suite 2021.1
输入：HDMI或者FPGA内部动态彩条，IT6802芯片解码方案，分辨率1920x1080@60Hz，笔记本电脑模拟输入源；
输出：3G-SDI，分辨率1920x1080@60Hz；
图像缓存方案：纯Verilog图像缓存，4帧缓存，DDR4颗粒；
SDI视频解串方案：紫光-HSSTHP高速接口解串；
SDI视频解码方案：紫光-12G-SDI解码；
工程说明：全国产FPGA实现HDMI转3G-SDI输出方案；
工程作用：此工程目的是让读者掌握紫光同创FPGA视频采集转SDI编码输出的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

6、上板调试验证

准备工作

需要准备的器材如下：
FPGA开发板；
SDI摄像头或HDMI转SDI盒子；
SDI转HDMI盒子；
HDMI显示器；
我的开发板了连接如下：

紫光同创FPGA SDI视频编码输出演示

紫光同创FPGA SDI视频编码输出演示如下：

紫光-SDI编码输出

7、福利：工程代码的获取

福利：工程代码的获取
代码太大，无法邮箱发送，以链接方式发送，
资料获取方式：私，或者文章末尾的V名片。
资料如下：

此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，因为不同朋友的需求不一样，所以本博主还提供以下服务：